LÊ HẢI ANH
BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
---------------------------------------
LÊ HẢI ANH
KỸ THUẬT ĐIỆN TỬ
NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ
PHÂN TÍCH LỖI CHO BỘ NHỚ
LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ
2011B
Hà Nội – Năm 2013
BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
---------------------------------------
LÊ HẢI ANH
NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ PHÂN
TÍCH LỖI CHO BỘ NHỚ
CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ
LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ
NGƯỜI HƯỚNG DẪN KHOA HỌC : TS. NGUYỄN VŨ THẮNG
Hà Nội – Năm 2013
I
MC LC
MC LC .............................................................................................................. I
LỜI CAM ĐOAN ................................................................................................. III
DANH MC CÁC HÌNH V ............................................................................. IV
DANH MC CÁC BNG BIU ....................................................................... VII
DANH MC CÁC T VIT TT ................................................................... VIII
PHN M ĐẦU .................................................................................................... 1
Chương 1. Tng quan v kim tra b nh, các hình li mch logic t
kim tra b nh ....................................................................................................... 2
1.1. Gii thiu ......................................................................................... 3
1.2. B nh SRAM .................................................................................. 6
1.3. Mô hình li ca b nh .................................................................... 7
1.3.1. Các li ô nh Memory Cell ......................................................... 9
1.3.2. Các li giải mã địa ch Address Decoder .................................. 10
1.3.3. Các li Dynamic ........................................................................ 10
1.4. Các thut toán kim tra .................................................................. 11
1.4.1. Các thut toán truyn thng ....................................................... 11
1.4.2. Các thut toán March ................................................................. 12
1.5. Các k thut kim tra b nh ......................................................... 17
1.5.1. Kim tra chức năng .................................................................... 17
1.5.2. K thuật quét đường biên Boundary Scan ................................. 18
1.5.3. K thut ghép cách li Multiplexor Isolation .............................. 19
1.5.4. Mch logic t kim tra Build-in self-test ................................... 20
II
1.6. Kết lun .......................................................................................... 21
Chương 2. Trin khai thiết kế .......................................................................... 23
2.1. Thiết kế phn cng mch BIST ..................................................... 23
2.1.1. Sơ đồ khi tng quát .................................................................. 23
2.1.2. Tín hiu vào ra ........................................................................... 26
2.1.3. Các khi chính ........................................................................... 26
2.2. Thiết kế phn mm hình hóa hot động mch BIST hình
li SRAM 61
2.2.1. Các khi mô hình hóa ................................................................ 62
2.2.2. Input files ................................................................................... 63
2.2.3. Output Files ............................................................................... 63
Chương 3. Kết qu mô phng, tng hp mạch BIST và hưng phát trin ...... 65
3.1. Kết qu mô phng .......................................................................... 65
3.1.1. Kết qu mô phng mch BIST trên QuestaSim ........................ 67
3.1.2. Kết qu mô phng trên phn mm mô hình hóa........................ 68
3.1.3. Đối chiếu kết qu ....................................................................... 69
3.1.4. Code coverage ........................................................................... 70
3.2. Kết qu tng hp ............................................................................ 71
3.3. Kết lun .......................................................................................... 72
3.4. ng phát trin ............................................................................ 73
KT LUN ........................................................................................................... 75
TÀI LIỆU THAM KHẢO .................................................................................... 77
PH LC ............................................................................................................. 78
III
LỜI CAM ĐOAN
Trưc hết, tôi xin gi li cảm ơn chân thành tới tp th các thy trong
Viện Điện t viễn thông, trường Đại hc Bách Khoa Nội đã tạo ra mt môi
trưng tốt để tôi hc tp nghiên cu. Tôi cũng xin cảm ơn các thầy trong
Viện Đào tạo sau đại học đã quan tâm đến khóa hc này, tạo điu kin cho các
học viên điều kin thun lợi để hc tp nghiên cứu. đặc bit tôi xin gi
li cảm ơn sâu sắc đến thy giáo TS. Nguyễn Thắng, đã tận tình hướng dn
và sa cha cho ni dung ca luận văn này.
Tôi xin cam đoan rằng ni dung ca luận văn này hoàn toàn do tôi tìm
hiu, nghiên cu viết ra. Tt c đều được tôi thc hin cn thn, s góp ý
và sa cha ca giáo viên hướng dn.
Tôi xin chu trách nhim vi tt c ni dung trong luận văn này.
Tác gi
Lê Hi Anh
IV
DANH MC C HÌNH V
Hình 11 ng dng b nh nhúng trong thiết kế SoC ................................ 3
Hình 12 D báo v din tích b nh nhúng trên chip SoC ........................ 4
Hình 13 Mt ô nh SRAM ........................................................................ 6
Hình 1–4 Sơ đồ khi chc năng SRAM ca Micron ................................... 7
Hình 15 Mô hình li .................................................................................. 8
Hình 1–6 So sánh đ phc tp tính toán và thi gian kim tra ................ 13
Hình 17 Kh năng phát hiện li ca mt s thut toán ............................ 16
Hình 18 Memory boundary scan ............................................................. 18
Hình 19 Multiplexor Isolation ................................................................. 19
Hình 110 Build-in self-test ...................................................................... 20
Hình 21 Thiết kế chip SoC ...................................................................... 24
Hình 2–2 Sơ đồ khi mch BIST ............................................................... 25
Hình 2–3 Sơ đồ khi TIG .......................................................................... 27
Hình 2–4 Sơ đồ khi SAG ......................................................................... 29
Hình 25 Giản đồ thi gian khi SAG ...................................................... 31
Hình 26 Giản đồ thi gian SAG chi tiết .................................................. 31
Hình 2–7 Sơ đồ khi Offset Decoder ........................................................ 32
Hình 28 Giản đồ thi gian Offset Decoder .............................................. 32
Hình 2–9 Sơ đồ khi Step Decoder ........................................................... 32
Hình 210 Giản đ thi gian khi Step Decoder ...................................... 33
Hình 211 Khi SA Step Counter ............................................................. 33
Hình 212 Giản đ thi gian khi SA Step Counter ................................. 33
V
Hình 2–13 Sơ đồ khi Full Adder ............................................................. 34
Hình 214 Giản đ thi gian khi Full Adder ........................................... 34
Hình 2–15 Sơ đồ khi P_ROM .................................................................. 35
nh 216 Giản đ thi gian khi P_ROM ............................................... 35
Hình 2–17 Sơ đồ khi S_ROM .................................................................. 35
Hình 218 Giản đ thi gian ca khi S_ROM ........................................ 36
Hình 2–19 Sơ đồ khi PAG ....................................................................... 37
Hình 220 Giản đ thi gian khi PAG .................................................... 38
Hình 221 Khung d liu chun ................................................................ 39
Hình 222 Ví d khung d liu cho thut toán MATS ............................. 39
Hình 2–23 Sơ đồ khi Shift Register ......................................................... 39
Hình 224 Giản đ thi gian Shift Register .............................................. 40
Hình 2–25 Sơ đồ khi Counter16 .............................................................. 40
Hình 226 Giản đ thi gian Counter16 ................................................... 40
Hình 2–27 Sơ đồ khi Data Controller ...................................................... 41
Hình 228 Giản đ thi gian Data Controller ........................................... 41
Hình 2–29 Sơ đồ khi Register File .......................................................... 42
Hình 230 Giản đ thi gian khi Register File ........................................ 42
nh 2–31 Sơ đồ khi PAG Step Counter ................................................. 43
Hình 232 Giản đ thi gian khi PAG Step Counter .............................. 43
Hình 233 Giản đ thi gian đc ghi Dolphin SP SRAM ........................ 44
Hình 2–34 Sơ đồ khi Physical Signal Generator ..................................... 45
Hình 235 Thiết kế khi Physical Signal Generator ................................. 45
VI
Hình 236 Giản đ thi gian khi Physical Signal Generator .................. 47
Hình 2–37 Sơ đồ khi Physical Counter ................................................... 47
Hình 238 Thut toán khi Physical Counter ........................................... 48
Hình 239 Bng d liệu không đảo chun và d liệu đảo chun .............. 49
Hình 2–40 Sơ đồ khi Data Background Generator .................................. 52
Hình 241 Thut toán trong khi Data Background Generator ................ 53
Hình 242 Giản đ thi gian khi Data Background Generator ............... 54
Hình 2–43 Sơ đồ khi Comparator ............................................................ 55
Hình 244 Giản đ thi gian khi Comparator ......................................... 56
Hình 2–45 Sơ đồ khi FSM BIST ............................................................. 57
Hình 246 Các trng thái ca FSM BIST .................................................. 58
Hình 247 Giản đ thi gian ca khi FSM BIST .................................... 61
Hình 248 Thiết kế ca phn mm mô hình hóa ....................................... 62
Hình 31 Mô hình kim tra tng khi ....................................................... 65
Hình 32 Mô hình kim tra toàn b mch BIST ....................................... 66
Hình 33 Kch bn fsm_bist_tb_failed_ram_fullAgorithm_fullData ....... 67
Hình 34 Kch bn fsm_bist_tb_failed_ram_fullAgorithm_randomData 67
Hình 35 Kch bn fsm_bist_tb_failed_ram_MarchC_fullData ............... 68
Hình 36 Phn mm mô hình hóa ............................................................. 68
Hình 3–7 Mô hình đối chiếu kết qu ......................................................... 69
VII
DANH MC C BNG BIU
Bng 11 Tng kết mô hình li ................................................................. 16
Bng 12 Tng kết 42 thut toán March ................................................... 17
Bng 21 I/O mch BIST .......................................................................... 26
Bng 22 I/O khi TIG .............................................................................. 27
Bng 23 I/O khi SAG ............................................................................ 30
Bng 2–4 Địa ch offset ca S_ROM ........................................................ 36
Bng 25 I/O khi PAG ............................................................................ 37
Bng 26 I/O khi Physical Signal Generator ........................................... 45
Bng 27 I/O khi Physical Counter ......................................................... 48
Bng 28 D liệu không đảo chun .......................................................... 51
Bng 29 Bng d liu cho độ rng bus 32 bit ......................................... 52
Bng 210 I/O khi Data Background Generator ..................................... 53
Bng 211 I/O khi Comparator ............................................................... 55
Bng 212 I/O khi FSM BIST ................................................................. 57
Bng 31 Các kch bn kim tra ................................................................ 66
Bng 32 Kết qu file Log.txt ................................................................... 69
Bng 33 Code coverage kch bn 1 ......................................................... 70
Bng 34 Code coverage kch bn 2 ......................................................... 71
Bng 35 Kết qu tng hp ....................................................................... 71
VIII
DANH MC C T VIT TT
T viết tt
T tiếng anh
ATPG
Automatic test pattern generation
BF
Bridging fault
BIST
Build-in self-test
CF
Coupling faults
CFid
Idempotent coupling fault
CFin
Inversion coupling fault
CFst
State coupling fault
CUT
Circuit under test
DFT
Design for test
DRF
Data retention fault
FSM
Finite State Machine
MSCAN
Memory Scan
NPSF
Neighborhood Pattern Sensitive Fault
PAG
Programable Algorithm Generator
PSG
Physical Signal Generator
RDF
Read disturb fault
SAF
Stuck-at fault
SAG
Stored Algorithm Generator
SDI
Scan data in
SDO
Scan data out
SIA
Semiconductor Industry Association
SOF
Stuck-open fault
TCK
Test clock
TDI
Test data in
TDO
Test data out
TF
Transition fault
TMS
Test mode select
TRST
Test reset
IX
TIG
Test Instruction Generator
VLSI
Very large scale integration
Nghiên cu và thiết kế mch t kim tra và phân tích li cho b nh
1
PHN M ĐU
Với sự phát triển nhanh chóng của nn ng nghip bán dn, các thiết b
điện t ngày ng s dng nhiu các h thng System-on-chip (SoC). Mt thành
phn quan trng không th thiếu trong chip SoC các bộ nhớ nhúng. Quy trình
công ngh càng tiến tiến; b nh nhúng ng được thu nhỏ, có mật độ tích hp và
kích thước càng lớn. Đi cùng với những ưu điểm đó, một nhược điểm ln b
nh nhúng th cha rt nhiu li. Điều này dẫn đến hoạt động của h thng
SoC không ổn định, chất ợng chip không đảm bảo không thể sử dụng được
trong thực tế.
Do đó, mt vấn đề rất quan trọng đã được nghiên cứu triển khai từ rất
sớm làm thế nào để kiểm tra, phân tích được lỗi trong các bộ nhớ nhúng của
chip SoC. Từ đó các thiết kế thể sm xác định được nguyên nhân y ra
lỗi ci tiến thiết kế ca các b nh nhúng. Mt h thng SoC vi các b nh
đã đưc kim tra không li mt h thng ổn định, đáng tin cậy s
được s dng trong các thiết b điện t hiện đại.
Hin nay rt nhiều phương pháp để kim tra b nh. Tuy nhiên, gii
pháp tt nhất được s dng rng rãi trong các công ty thiết kế SoC mch
logic t kim tra li BIST cho b nh. Đề tài luận văn y nghiên cứu đưa ra
1 thiết kế mch logic t kim tra phân tích li cho b nh vi mt s ci tiến
mi. Thiết kế s dng nhiu thuật toán March để kim tra giúp phát hiện được
nhiu loi li. Thông tin v các thuật toán được u trữ bng mt cách nén d
liu mới do đó tiết kim mạch logic BIST nhưng vẫn hiu sut hoạt động cao.
Ngoài ra, thiết kế còn kết hợp với phần mềm xử dữ liệu giúp phân tích chính
xác loi li t đó xác định được nguyên nhân y li. Thiết kế mch BIST phù
hp vi nhiu loi b nh nhúng. Tuy nhiên trong khuôn kh luận văn, tôi chọn
thiết kế mch BIST phù hợp để kim tra SRAM, b nh nhúng ph biến nht
trong các chip SoC.
Nghiên cu và thiết kế mch t kim tra và phân tích li cho b nh
2
Chương 1. Tổng quan về kiểm tra bộ nhớ, các mô
hình lỗi và mạch logic tự kiểm tra bộ nh
Các nghiên cu v kim tra b nh bán dn lch s rt sm t đầu
những năm 1960, cùng với s phát trin ca nn công nghip vi mch bán dn.
Mc thi gian kim tra phm vi kim tra luôn nhng điểm quan m
chính, gii công nghip v bản luôn ưu chuộng các k thuật đã hoàn thiện và
các công c kim tra công nghip các sn phm b nh. S ra đi ca các h
thống chip đã mang li nhng vn đề mi cho các nhà nghiên cu. S ng các
b nh nhúng din tích các b nh y đã tăng lên rt nhanh chóng trong c
h thng chip. Sản ng ca các b nh trên chip do đó sẽ xác định sản lượng
ca chip. Vic kiểm tra đúng/sai đã không còn đ cho các b nh nhúng trong
thời đại ca các b vi mch tích hp SoC (system-on-chip). Ngoài ra, b nh
thường được s dụng như mt ch báo công nghệ, do đó chúng thường đưc
thiết kế vi mt đ rt ln mi quy trình công ngh. Phân tích li b nh nhanh
chóng tr thành vấn đề quan trng, giống như vấn đề v sản lượng công nghip
thi gian phát trin ca các sn phm SoC. Chn đoán li hiu qu các
phương pháp phân tích lỗi b nh s giúp ci thin sản lượng ca các sn phm
SoC, đặc bit vi s thay đi nhanh chóng ca quá trình phát trin các sn
phm mi và các quy trình công ngh tiên tiến.
Trong chương y, tôi sẽ trình y v kiến trúc b nh SRAM, hình
li cho b nh các thut toán kim tra. Thuật toán March đưc s dng rng
rãi đưc coi hiu qu nht vi hình b nh li truyn thng. Các thut
toán March khá ngn d phát triển. Đồng thời trong chương y, tôi cũng sẽ
trình bày v mch t kim tra b nh Memory Built-in Self-test (BIST). Nó đưc
xem là gii pháp tt nht cho vic kim tra b nh nhúng trên các chip SoC.
Nghiên cu và thiết kế mch t kim tra và phân tích li cho b nh
3
1.1. Giới thiệu
Cùng vi s ra đời ca ca công ngh vi mạch độ tích hp rt ln (VLSI),
các công ty bán dẫn đã dch chuyn s quan tâm đến các giải pháp SoC. Đó
mt xu ng mi ca tích hp. Vi mt thiết kế hàng triu phn t cng logic
s ng chân (pad) hn chế, chúng ta th thy ti sao b nh nhúng li
mt gii pháp hp dẫn như vy. Hu hết các h thống SoC đều cha mt vài loi
b nh nhúng, nên b nh được coi mt thành phn ph biến nht. Các sn
phẩm như điện thoại di động, thiết b đin t nhân, h thng tổng đài, y nh
k thut số, đầu đĩa DVD,… đều yêu cu s dng h thng SoC vi kiến trúc
cha nhiu b nh nhúng. ng dng ca b nh nhúng được th hiện như hình
1-1 [4].
Hình 11 Ứng dụng bộ nhớ nhúng trong thiết kế SoC
Thông thường b nh nhúng chiếm t 30% đến 50% din tích chip SoC.
Con s y tăng nhanh qua tng thế h sn phm và hin nay b nh nhúng đã
th chiếm đến 90% din tích chip. Hip hi công nghip bán dn (Semiconductor
Industry Association - SIA) đã dự đoán rằng con s y s tăng lên 94% vào năm
2014 theo hình 1-2 [4].
Nghiên cu và thiết kế mch t kim tra và phân tích li cho b nh
4
Hình 12 Dự báo về diện tích bộ nhớ nhúng trên chip SoC
Do xu ớng nvậy, vic kim tra b nh nhúng nhận được rt nhiu s
chú ý ca gii công nghiệp cũng giống như cộng đồng nghiên cu.
rt nhiu th thách trong vic kết hp b nh (DRAM, SRAM, flash,
…) với các thành phn logic khác. Để x các vn đề công ngh, bảo đảm hiu
sut, chất ợng đ tin cy ca các b nh nhúng vi chi phí đưc s dng
mt cách hiu qu; đòi hỏi nhng n lc nghiên cứu sâu hơn. Vic kim tra b
nh nhúng lại càng khó hơn kiểm tra b nh thông thường. Vấn đề đầu tiên
tính truy cp. Truy cp lõi DRAM t mt thiết b kim tra ngoi vi rt tn kém -
c v vấn đề vượt quá s chân/din tích, st gim hiệu năng, nhiu khi
b nh DRAM được nhúng trong CPU hoc ASIC bao quanh bi các khi
logic khác [3]. Phương pháp thiết kế cho phép kim tra (DFT design for test)
phải đưc cung cp cho vic cách ly lõi cho phép truy cp, cái giá phi tr
là việc vượt quá s ng cng logic (hardware overhead), hiệu năng thp, nhiu
ảnh hưởng sinh. Ngay c khi đã chấp nhn những điều trên, thiết b kim
tra đáp ng đủ tiêu chuẩn để kim tra b nh nhúng DRAM s rất đắt tốc độ
chy kim tra độ rộng băng