BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
---------------------------------------
CAO MINH TRÍ
XỬ LÝ TIẾNG NÓI TRÊN NỀN CÔNG NGHỆ NHÚNG
FPGA
LUẬN VĂN THẠC SĨ KHOA HỌC
CHUYÊN NGÀNH: ĐO LƯỜNG VÀ CÁC HỆ THỐNG
ĐIỀU KHIỂN
NGƯỜI HƯỚNG DẪN KHOA HỌC :
PGS.TSKH. TRẦN HOÀI LINH
Hà Nội – Năm 2011
Mở đầu 1
Cao Minh Trí – ĐLĐK Khóa 2009
LỜI CAM ĐOAN
Tôi xin cam đoan quyển luận văn thạc sỹ khoa học: “Xử lý tiếng nói trên
nền công nghệ nhúng FPGA” do tôi tự thiết kế dưới sự hướng dẫn của thầy giáo
PGS.TSKH. Trần Hoài Linh. Các số liệu và kết quả là hoàn toàn đúng với thực tế.
Để hoàn thành quyển luận văn này, tôi chỉ sử dụng những tài liệu được ghi
trong danh mục tài liệu tham khảo và không sao chép hay sử dụng bất kỳ tài liệu
nào khác. N
ếu phát hiện có sự sao chép, tôi xin chịu hoàn toàn trách nhiệm.
Hà Nội, ngày 25 tháng 09 năm 2011
Học viên
Cao Minh Trí
Mở đầu 2
Cao Minh Trí – ĐLĐK Khóa 2009
Mục lục
MỞ ĐẦU ............................................................................................................................... 6
CHƯƠNG I: TỔNG QUAN VỀ FPGA .............................................................................. 10
I.1 Khái niệm và ứng dụng của FPGA ............................................................................. 10
I.1.1 Một số khái niệm về FPGA .................................................................................. 10
I.1.2 Các ứng dụng của FPGA ..................................................................................... 11
I.2. CẤU TRÚC CỦA FPGA .......................................................................................... 11
I.3. QUY TRÌNH THIẾT KẾ TRÊN FPGA .................................................................... 13
I.3.1. Mô tả thiết kế ...................................................................................................... 14
I.3.2. Chọn phương pháp lập trình ............................................................................... 14
I.3.3. Mô phỏng chức năng .......................................................................................... 14
I.3.4. Hiệu chỉnh các kết nối ........................................................................................ 14
I.3.5. Đặt khối và định tuyến ....................................................................................... 15
I.3.6. Nạp thiết kế và lập trình ..................................................................................... 15
I.3.7. Kiểm tra .............................................................................................................. 15
I.4. NGÔN NGỮ
MÔ TẢ PHẦN CỨNG VHDL VÀ CÔNG CỤ LẬP TRÌNH ISE ..... 15
I.4.1. Ngôn ngữ mô tả phần cứng VHDL .................................................................... 15
I.4.2. Công cụ lập trình ISE ......................................................................................... 16
I.4.3. Công cụ lập trình EDK và SDK ......................................................................... 17
I.4.4 MicroBlaze, Xilkernel và ngoại vi ...................................................................... 17
CHƯƠNG II: MÃ HÓA THÔNG TIN ................................................................................ 20
II.1 Mô tả thuật toán .................................................................................................... 21
II.2 Cải tiến thuật toán AES ......................................................................................... 23
CHƯƠNG III. CƠ SỞ LÝ THUYẾT NÉN TIẾNG NÓI .................................................... 25
III.1 Tổng quan ................................................................................................................ 25
Mở đầu 3
Cao Minh Trí – ĐLĐK Khóa 2009
III.2 Thuật toán CS-ACELP của G.729 ITU-T ............................................................... 28
III.3. Giới thiệu chung về thuật toán CS-ACELP ............................................................ 30
III.3.1.Encoder ............................................................................................................. 30
III.3.2.Decoder ............................................................................................................. 31
III.4. Mô tả tính năng của bộ mã hóa ............................................................................... 32
III.4.1 Tiền xử lí ........................................................................................................... 32
III.4.2 Lượng tử và phân tích tiên lượng tuyến tính .................................................... 33
III.4.3 Cửa sổ và phương pháp tự tương quan ............................................................. 33
III.4.4 Thuật toán Levinson-Dublin ............................................................................. 34
III.4.5 Biến đổi LP thành LSP ..................................................................................... 35
III.4.6 Lượng tử hóa hệ số LSP ................................................................................... 36
III.4.7 Nội suy hệ số LSP ............................................................................................. 39
III.4.8 Chuyển đổi LSP sang LP .................................................................................. 39
III.4.9 Trọng số cảm nhận ......................................................................... ................... 40
III.4.10 Phân tích độ trễ pitch theo vòng mở ............................................................... 42
III.4.11 Tính toán đáp ứng xung .................................................................................. 43
III.4.12 Tính toán tín hiệu đích .................................................................................... 43
III.4.13 Tìm kiếm trong mã thích nghi ........................................................................ 44
III.4.14 Cách tạo bảng mã vector thích nghi ................................................................ 46
III.4.15 Tính toán từ mã cho bảng mã thích nghi ........................................................ 46
III.4.16 Tính toán chỉ số khuếch đại trong bảng mã thích nghi ................................... 47
III.4.17 Cấu trúc bảng mã cố định và tìm kiếm ........................................................... 48
III.4.18 Thủ tục tìm kiếm trên bảng mã cố định .......................................................... 49
III.4.19 Tính toán từ mã cho bảng mã cố định ............................................................ 51
III.4.20 Lượng tử hóa hệ số khuếch đại ....................................................................... 52
III.4.21 Tiên đoán hệ số khuếch đại ............................................................................. 52
Mở đầu 4
Cao Minh Trí – ĐLĐK Khóa 2009
III.4.22 Tìm kiếm trên bảng mã để lượng tử hóa hệ số khuếch đại ............................. 53
III.4.23 Tính toán từ mã cho bộ lượng tử hệ số khuếch đại ......................................... 54
III.4.24 Cập nhật bộ nhớ .............................................................................................. 54
III.5 Mô tả tính năng bộ giải mã ...................................................................................... 55
III.5.1 Thủ tục giải mã tham số .................................................................................... 57
III.5.2 Hậu xử lí ........................................................................................................... 59
III.5.3 Bộ lọc chu kỳ dài .............................................................................................. 60
III.5.4 Bộ hậu lọc chu kì ngắn ..................................................................................... 61
III.5.5 Bộ lọc bù nghiêng ............................................................................................. 62
III.5.6 Điều chỉnh hệ số khuế
ch đại thích nghi ............................................................ 62
III.5.7 Lọc thông cao .................................................................................................... 63
III.5.8 Khởi tạo bộ mã hóa và giải mã ......................................................................... 63
Chương IV. XÂY DỰNG BOARD ĐÀM THOẠI ỨNG DỤNG THUẬT TOÁN NÉN ÂM
THANH ............................................................................................................................... 64
IV.1. Cấu tạo phần cứng .................................................................................................. 64
IV.2 Xây dựng phần mềm trên board .............................................................................. 67
IV.3.Đánh giá và thử nghiệm ........................................................................................... 76
KẾT LUẬN VÀ KIẾN NGHỊ ............................................................................................. 77
Mở đầu 5
Cao Minh Trí – ĐLĐK Khóa 2009
Danh mục hình vẽ
Hình 0.1: Quá trình truyền tiếng nói trong mô hình giải pháp của luận văn ......................... 8
Hình 0.2: Quá trình nhận tiếng nói ........................................................................................ 9
Hình 1.1: Cấu trúc chung của FPGA ................................................................................... 11
Hình 1.2: Khối logic của FPGA ........................................................................................... 12
Hình 1.3: I/O Block ............................................................................................................. 13
Hình 1.4: Các kết nối khả trình trong FPGA ....................................................................... 13
Hình 2.1: Khối AddRoundKey ............................................................................................ 21
Hình 2.2: Khối SubBytes ..................................................................................................... 22
Hình 2.3: Khối ShiftRows ................................................................................................... 22
Hình 2.4: Khối MixColums ................................................................................................. 23
Hình 3.1: Tổng hợp tiếng nói ............................................................................................... 28
Hình 3.2: Mạch thu phát LPC .............................................................................................. 29
Hình 3.3: Bộ mã hóa ............................................................................................................ 31
Hình 3.4: Mô tả thủ tục cửa sổ hóa (windowing) ................................................................ 33
Hình 3.5: Sơ đồ bộ giải mã .................................................................................................. 55
Hình 4.1: Cấu tạo board ....................................................................................................... 64
Hình 4.2: Hình ảnh mặt trước của bo mạch ......................................................................... 65
Hình 4.3: Hình ả
nh mặt sau của bo mạch ............................................................................ 65
Hình 4.4: Mô tả quá trình truyền dữ liệu ............................................................................. 66
Hình 4.5: Mô tả quá trình nhận dữ liệu ................................................................................ 66
Hình 4.6: Biểu đồ xung của giao thức I2S ........................................................................... 68
Hình 4.7: Biểu đồ data của giao thức I2S ........................................................................... 69
Hình 4.8:Vòng khóa pha tạo tần số lấy mẫu âm tần ............................................................ 69
Hình 4.9: Sơ đồ khối giải mã AES ...................................................................................... 71
Hình 4.10: Sơ đồ khối mã hóa AES ..................................................................................... 72
Hình 4.11: Giản đồ xung của IP AES .................................................................................. 73
Hình 4.12: Biểu đồ thời gian cho thủ tục tải khóa cho bộ giải mã ...................................... 74
Hình 4.13: Biểu đồ th
ời gian cho quá trình xử lý mã hóa cho khối dữ liệu ........................ 74
Mở đầu 6
Cao Minh Trí – ĐLĐK Khóa 2009
MỞ ĐẦU
I. Lý do chọn đề tài
Những nghiên cứu về nén âm thanh cũng như bảo mật thông tin đã được
nghiên cứu từ lâu trên thế giới, và cũng có nhiều sản phẩm ứng dụng những thành
quả này. Tuy nhiên ở nước ta các sản phẩm ứng dụng công nghệ nén âm thanh hầu
như chưa xuất hiện nhiều, nếu có là mua sẵn chip DSP cũng như firmware dịch sẵn
về nạp để dùng cho một nhiệm vụ cụ thể
đã được đặt ra trước đó hay dùng cho các
phần mềm trên PC. FPGA đã xuất hiện ở Việt Nam được một thời gian nhưng ứng
dụng của nó thì chưa được rộng, nó mới chỉ xuất hiện trong quân sự và một số ứng
dụng trong viễn thông và một số ứng dụng khác đòi hỏi khả năng đáp ứng thời gian
thực cao. Các chip FPGA ngày nay có mật độ tích hợp lớn, tố
c độ đáp ứng cao và
giá cả ngày càng hạ cùng với các công cụ hỗ trợ của các nhà sản xuất liên tiếp được
tung ra như công cụ hỗ trợ DSP, công cụ cấu hình nhúng EDK, SDK … của hãng
Xilinx đã làm FPGA trở thành một công cụ vừa mềm dẻo, linh hoạt trong thay đổi
cấu hình, vừa mạnh trong tính toán. Thêm nữa các công cụ đàm thoại chuyên dụng
dùng trong một số ngành sản xuất (ví dụ như trong các hầm mỏ) ngày nay thì lại đ
a
phần là sử dụng công nghệ analog lạc hậu, hay xảy ra hỏng hóc, chất lượng âm
thanh không đảm bảo nên việc thay thế nó bằng các công nghệ số là rất cần thiết.
Tuy nhiên do những đặc thù của các ngành nghề đó như môi trường độc hại, hay
các yêu cầu về tính năng sử dụng hơi đặc biệt nên dù muốn nhưng chưa thể thực
hiện được ngay (nếu thay bằng của nướ
c ngoài thì đắt đỏ). Nếu mua các board âm
thanh nhúng bán sẵn trên thị trường thì không đủ tính năng đáp ứng. Chính vì thế
tôi chọn đề tài nghiên cứu với mục đích ứng dụng thuật toán nén âm thanh, tận dụng
tính linh hoạt cùng năng lực tính toán mạnh của FPGA nhằm tạo ra sản phẩm có giá
thành hạ phù hợp với các đặc thù của một số ngành sản xuất như khai thác khoáng
sản …
Mở đầu 7
Cao Minh Trí – ĐLĐK Khóa 2009
II. Một số định hướng cho kết quả nghiên cứu
Tiếng nói người có tần số nằm trong khoảng 300-3400 Hz, nên theo lý thuyết
của Nyquist tần số lấy mẫu phải ít nhất gấp hai lần tần số của tín hiệu liên tục. Giá
trị thường được sử dụng là 8kHz để làm tần số lấy mẫu tiêu chuẩn cho tín hiệu tiếng
nói. Để chuyển mẫu tương tự thành định dạng số tiêu chuẩn với mức tổn thất về
ch
ất lượng là chấp nhận được thì độ phân giải của ADC khi số hóa phải lớn hơn
8bit/ mẫu và với độ phân giải là 16bit/ mẫu thì đáp ứng được chất lượng âm thanh
cao. Trong luận văn tôi sử dụng độ phân giải 16bit/mẫu trong quá trình nghiên cứu.
Với tần số lấy mẫu 8kHz, độ phân giải 16 bit thì tốc độ truyền thông phải là
8*16=128kb/s. Với nhiều ứng dụng như VoiIP, InterCom thì tốc độ này vẫ
n quá
cao, nên việc giảm tốc độ này xuống là cần thiết. Nén tín hiệu âm thanh là một
trong những giải pháp thông dụng để giảm được lượng thông tin cần truyền đi trên
đường truyền. Hiện nay đã xuất hiện nhiều thuật toán cho tỉ lệ nén, và chất lượng
âm thanh tái tạo khác nhau như MELP (2 kbs), ACELP (4,8 kbs)… Với tỉ lệ nén
cao mà vẫn đảm bảo chất lượng âm thanh thì độ phức tạp của thuật toán càng lớn
nên tùy thuộ
c vào tài nguyên cũng như yêu cầu về tốc độ truyền thông mà ta áp
dụng thuật toán nào phù hợp nhất.
Bên cạnh đó, nhu cầu về mã hóa thông tin trên đường truyền hiện nay đã trở
nên phổ biến. Luận văn cũng sẽ nghiên cứu về việc ứng dụng FPGA trong mã hóa
tín hiệu (âm thanh) để bảo vệ thông tin trên đường truyền.
III. Mục đích của đề tài
Luận văn đặt ra các mục đích chính như sau:
1. Nghiên cứu công nghệ nhúng trên nền FPGA của hãng Xilinx
2. Nghiên cứu thuật toán nén CSCELP (8kbs) triển khai trên nền nhúng
MicroBlaze (32 bit).
Mở đầu 8
Cao Minh Trí – ĐLĐK Khóa 2009
3. Nghiên cứu về ngôn ngữ VHDL để viết các IP giao tiếp giữa FPGA và các
ngoại vi khác như chíp codec âm thanh Si3000 (gồm cả ADC và DAC), IP
thực hiện mã hóa và giải mã theo thuật toán mã hóa AES 128 bit.
4. Sử dụng giao thức CAN để truyền nhận âm thanh giao tiếp giữa các board
nhúng FPGA.
5. Đánh giá hiệu năng của board nhúng FPGA trong thực hiện các bài toán
phức tạp.
IV. Đối tượng nghiên cứu, phạm vi đề tài
Đối tượng nghiên cứu: Công nghệ nhúng trên nền FPGA, thuật toán nén âm thanh
CSCELP, thuật toán mã hóa AES.
Phạm vi nghiên cứu: Cấu hình board nhúng FPGA bằng công cụ EDK, SDK, ISE
10 của hãng Xilinx. Viết chương trình nén âm thanh trên bằng ngôn ngữ C nhúng
để triển khai trên board. Viết chương trình mã hóa AES bằng VHDL. Đánh giá khả
năng thực sự của công nghệ nhúng FPGA trong các ứng dụng thực tế.
V. Bố cục của luận văn
Mục đích cuối cùng của luận văn là ứng dụng công nghệ nhúng trên FPGA,
nén tiếng nói, mã hóa thông tin nhằm xây dựng hệ thống đàm tho
ại điều hành sản
xuất trong lò với nguyên tắc làm việc được mô tả trong sơ đồ sau:
Hình 0.1: Quá trình truyền tiếng nói trong mô hình giải pháp của luận văn
Số hóa
Tín hiệu
âm thanh
Nén Mã hóa
AES
CAN
Mở đầu 9
Cao Minh Trí – ĐLĐK Khóa 2009
Hình 0.2: Quá trình nhận tiếng nói
Với mục tiêu và phạm vi nghiên cứu nêu trên luận văn tôi định bố cục thành 4
chương:
• Chương I : Tổng quan về FPGA
• Chương II : Bảo mật thông tin
• Chương III: Cơ sở lý thuyết nén tiếng nói
• Chương IV: Xây dựng board đàm thoại ứng dụng thuật toán nén âm thanh
• Kết luận và kiến nghị
VI. Ý nghĩa khoa học của luận văn
Các vấn đề đề cập trong luận văn cho thấy khả năng ứng dụng công nghệ
nhúng FPGA, thuật toán nén tiếng nói, thuật toán mã hóa AES trong việc chế tạo
thiết bị đàm thoại điều hành sản xuất trong công nghiệp nói riêng cũng như đánh giá
được tương đối thực chất khả năng của công nghệ FPGA trong các ứng dụng khác
trong công nghiệp ở Việt Nam.
Với năng lực hạn ch
ế của bản thân cũng như các nguyên nhân khách quan, chủ
quan khác, luận văn không tránh khỏi những thiếu sót. Tác giả rất mong được sự
góp ý của quý thầy cô, các bạn bè và đồng nghiệp để luận văn được hoàn thiện hơn.
Tác giả xin chân thành cảm ơn các thầy giáo và cô giáo trong Bộ môn Kỹ
thuật đo và Tin học công nghiệp, Trường Đại học Bách Khoa Hà Nội, các bạn bè
đồng nghiệp đã giúp đỡ và tạo điều kiệ
n thuận lợi trong thời gian thực hiện luận
văn. Đặc biệt tác giả xin bày tỏ lòng biết ơn sâu sắc với Thầy giáo PGS.TSKH Trần
Hoài Linh đã quan tâm, tận tình hướng dẫn giúp tác giả xây dựng và hoàn thành
luận văn này.
Dữ liệu từ
CAN
Giải mã
AES
Giải nén
Loa
Chương I: Tổng quan về FPGA 10
Cao Minh Trí – ĐLĐK Khóa 2009
CHƯƠNG I: TỔNG QUAN VỀ FPGA
Chương này sẽ trình bày các vấn đề tổng quan về FPGA và giới thiệu chung về cấu
trúc của chip Xilinx XC3s500e được sử dụng để thực hiện toàn bộ thiết kế của Luận
văn. Ngôn ngữ lập trình để mô tả thiết kế là VHDL với phần mềm ISE 10.1.
FPGA là các vi mạch tích hợp chuyên dụng được thiết kế với tính năng cơ
bản là khả năng tái cấu hình và khả năng thự
c hiện các phép tính toán số học và
logic với tốc độ cao. Hiện nay, FPGA được sử dụng nhiều trong các thiết bị công
nghiệp cũng như dân dụng, chính vì nó có khả năng chống nhiễu công nghiệp tốt,
thay đổi cấu trúc phần cứng mềm dẻo, hoạt động ổn định, đáp ứng tức thời với
những sự kiện cần phản ứng nhanh (cỡ ns).
I.1 Khái niệm và ứng dụng của FPGA
I.1.1 Một số khái niệm về FPGA
FPGA (Field-Programmable Gate Array) là một thiết bị cấu trúc logic mà
người dùng có thể lập trình trực tiếp, không phải sử dụng bất kì một công cụ chế tạo
mạch tích hợp nào. Chữ Field ở đây muốn chỉ đến khả năng tái lập trình “bên
ngoài”, tuỳ theo mục đích ứng dụng của người sử dụng, không phụ thuộc vào dây
chuyền sản xuất ph
ức tạp của nhà máy bán dẫn.
FGPA là vi mạch tích hợp mật độ cực cao, có khả năng xử lý mạnh, khả năng
tái cấu hình dễ dàng, thực hiện các phép tính toán số học và logic với tốc độ cao nên
được ứng dụng trong các lĩnh vực yêu cầu một lượng lớn xử lý song song, đặc biệt
là mã hóa và giải mã.
Vi mạch FPGA được cấu thành từ các bộ phận:
• Các khối logic cơ bản lập trình
được gọi là “Logic Block”.
• Các kết nối khả trình.
Chương I: Tổng quan về FPGA 11
Cao Minh Trí – ĐLĐK Khóa 2009
• Khối vào ra (I/O).
• Các phần tử tích hợp sẵn như: RAM, ROM, bộ đếm, DSP Slice, nhân vi xử
lý.
Do tính linh động cao trong quá trình thiết kế cho phép FPGA giải quyết lớp
những bài toán phức tạp mà trước kia chỉ thực hiện nhờ phần mềm máy tính. Ngoài
ra, nhờ mật độ cổng logic lớn, FPGA được ứng dụng cho những bài toán đòi hỏi
khối lượng tính toán cao và dùng trong các hệ thống làm việc theo thờ
i gian thực.
I.1.2 Các ứng dụng của FPGA
FPGA được ứng dụng rộng rãi trong các thiết bị công nghiệp cũng như dân
dụng hiện nay như: các bộ vi điều khiển, thông tin vô tuyến, xử lý video và audio
số, phân tích nhận dạng ảnh, nhận dạng tiếng nói, xử lý ảnh, các thiết bị hàng
không, thiết bị quân sự, xử lý ảnh y khoa và rất nhiều ứng dụng khác sử dụng
FPGA như một bộ đồng xử lý hoặc bộ xử lý s
ố tín hiệu (DSP).
I.2. CẤU TRÚC CỦA FPGA
Mỗi nhà sản xuất có một cấu trúc FPGA riêng, nhưng nhìn chung cấu trúc của
FPGA như sau:
Hình 1.1: Cấu trúc chung của FPGA
Chương I: Tổng quan về FPGA 12
Cao Minh Trí – ĐLĐK Khóa 2009
trong đó gồm các khối chính như sau:
a) Khối Logic Block (Configurable Logic Blocks – CLBs): Phần tử chính của
FPGA là các khối logic cơ bản lập trình được gọi là “Logic Block”. Khối logic được
cấu thành từ LUT và một phần tử nhớ đồng bộ flip-flop. Cụ thể LUT (Look Up
Table) là khối logic có thể thực hiện bất kì hàm logic nào từ đầu vào, kết quả của
hàm này tùy vào mục đích mà gửi ra ngoài khối logic trực tiếp hay thông qua ph
ần
tử nhớ flip-flop.
Cấu trúc khối Logic Block được mô tả trên hình 1.2.
Hình 1.2: Khối logic của FPGA
Với các dòng FPGA của hãng Xilinx, còn có thêm khái niệm Slice. Một Slice
gồm 4 khối logic, số lượng các Slice thay đổi từ vài nghìn đến vài chục nghìn, tùy
theo loại FPGA.
b) Khối vào/ra (I/O Block): Khối vào/ra nhiều hay ít là tuỳ thuộc vào từng loại
FPGA. Chúng có thể được kết nối với các thiết bị ngoại vi như: LED, USB, RS232,
RAM... tuỳ theo mục đích sử dụng.
Khối vào/ra điều khiển dòng dữ liệu giữa các chân vào ra I/O và các khối logic
bên trong của FPGA. Trên hình 1.3 là sơ đồ khố
i của khối vào/ra.
Chương I: Tổng quan về FPGA 13
Cao Minh Trí – ĐLĐK Khóa 2009
Hình 1.3: I/O Block
c) Các kết nối khả trình (Programmable Interconnect): Các đường kết nối được nối
với nhau thông qua các khối chuyển mạch lập trình được. Trong một khối chuyển
mạch có chứa một số lượng nút chuyển lập trình được, đảm bảo cho các dạng liên
kết phức tạp khác nhau
Hình 1.4: Các kết nối khả trình trong FPGA
I.3. QUY TRÌNH THIẾT KẾ TRÊN FPGA
Quy trình thiết kế một hệ thống trên FPGA bao gồm các bước sau:
1. Mô tả thiết kế.
2. Chọn phương pháp lập trình.
Chương I: Tổng quan về FPGA 14
Cao Minh Trí – ĐLĐK Khóa 2009
3. Mô phỏng chức năng của thiết kế.
4. Hiệu chỉnh các kết nối của thiết kế để thỏa mãn về mặt thời gian.
5. Đặt khối và định tuyến.
6. Nạp thiết kế và tiến hành lập trình.
7. Kiểm tra hoạt động của hệ thống.
I.3.1. Mô tả thiết kế
Xác định những yêu cầu của thi
ết kế và dựa trên khả năng của công nghệ hiện
có, người thiết kế kiến trúc sẽ xây dựng nên toàn bộ kiến trúc tổng quan cho thiết
kế. Cần lập một bảng các đặc tính kỹ thuật cần có của hệ thống thiết kế, đó là định
hướng cần thiết cho người thiết kế để có thể tiết kiệm thời gian và tránh hiểu lầm.
I.3.2. Chọn phươ
ng pháp lập trình
Sau khi mô tả thiết kế, cần lựa chọn cách thực hiện thiết kế theo mong muốn.
Một thiết kế có thể được mô tả qua sơ đồ nguyên lý (schematic) đối với các chip
nhỏ, hay sử dụng ngôn ngữ mô tả phần cứng HDL (Hardware Description
Language) như Verilog hay VHDL với các thiết kế lớn hơn.
I.3.3. Mô phỏng chức năng
Người thiết kế cần mô phỏng tổng thể thiết kế về mặt chức năng để kiểm tra
thiết kế có hoạt động đúng với các chức năng yêu cầu hay không.
I.3.4. Hiệu chỉnh các kết nối
Bước tiếp theo là sử dụng một công cụ phân tích về mặt thời gian để tách rời
tất cả các kết nối trong thiết kế, tính thời gian trễ của các k
ết nối dựa trên các ràng
buộc giữa chúng. Từ đó, xác định các kết nối không thỏa mãn về thời gian, tiến
hành hiệu chỉnh lại các ràng buộc.
Chương I: Tổng quan về FPGA 15
Cao Minh Trí – ĐLĐK Khóa 2009
I.3.5. Đặt khối và định tuyến
Tiến hành sắp đặt chip sao cho tối ưu cho việc chạy dây. Sau đó thực hiện việc
nối dây các tế bào.
I.3.6. Nạp thiết kế và lập trình
Quá trình nạp thiết kế vào FPGA thường nạp vào SRAM. Thông tin cấu hình
sẽ được nạp vào bộ nhớ. Thiết kế được nạp vào FPGA dưới dạng dòng bit. Dòng bit
được truyền lúc này sẽ mang thông tin định nghĩa các khối logic cũng như kết nối
của thiết kế. Tuy nhiên, SRAM sẽ mất dữ liệu khi mất nguồn nên thiết kế sẽ không
lưu được đến phiên làm việc kế tiếp.
Lập trình là thuật ngữ
để mô tả quá trình nạp chương trình cho các bộ nhớ dữ
liệu, ví dụ như PROM. Như vậy, thông tin cấu hình vẫn được lưu trữ khi mất
nguồn.
I.3.7. Kiểm tra
Sau khi hoàn thành thiết kế cần kiểm tra hoạt động của hệ thống đã lập trình,
tìm ra các lỗi của hệ thống để có hướng sửa chữa. Kiểm tra hệ thống là cần thiết để
đưa ra kết quả r
ằng mọi phần của hệ thống đều hoạt động tốt khi kết hợp với nhau
và hệ thống đạt được những chỉ tiêu kỹ thuật đặt ra hay không.
I.4. NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL VÀ CÔNG CỤ LẬP
TRÌNH ISE
I.4.1. Ngôn ngữ mô tả phần cứng VHDL
VHDL (VHSIC Hardware Description Laguage) là một ngôn ngữ dùng để mô
tả phần cứng cho các mạch tích hợp tốc độ cao. VHDL đuợc thiêt kế nhằm thay thế
cho một số khâu cần thiết trong quá trình thiết kế. Đầu tiên, nó cho phép mô tả cấu
trúc của một bản thiết kế, tức là làm thế nào để có thể phân tách bản thiết kế thành
